Output sincrono di un dispositivo

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acabb
00venerdì 16 novembre 2007 16:00
Perche' conviene avere in uscita un segnale che cambi sul fronte di salita del segnale di sincronismo (clock) e stabile fra due fronti?

Per un utilizzatore non potrebbe essere meglio avere un segnale stabile sul fornte di salita del segnale di sincronismo?
pma
00venerdì 16 novembre 2007 16:57
Perché è il modo più semplice di generarlo, prelevandolo dall'uscita di un registro (o di un flip-flop, nel caso di singolo bit); pensi a come sarebbe complicato far cambiare il dato e poi far passare il clock da 0 a 1. Per l'utilizzatore, d'altra parte, non cambia nulla: troverà il segnale ben stabile e valido alla successiva transizione di clock.
acabb
00venerdì 16 novembre 2007 18:03
Una soluzione per l'utilizzatore potrebbe essere catturare i dati con un registro di tipo D edge triggered con clock il segnale di sincronismo negato?
acabb
00domenica 9 dicembre 2007 14:12
Lìutilizzatore ricevendo il segnale dati ed il segnale di sincronismo catturera' il dato sul fronte successivo del clock rispetto a quello di emissione.
stenoo
00domenica 9 dicembre 2007 19:55
mmm mettere porte sul clock non mi sembra una buona idea... ma forse mi sbaglio
pappett
00domenica 9 dicembre 2007 20:49
Non penso che sia sbagliato mettere porte sul clock. Se ricordo bene il prof ha lezione ha spiegato che qualora volessimo usare come porte di output flip flop D edge-triggered al posto dei normali flip-flop D lacth, il clock deve entrare negato.... ovvero lavorare sul fonte di discesa. Quindi una negazione di segnale all'ingresso del clock.
Almeno credo di ricordare cosi...
pma
00martedì 11 dicembre 2007 14:41
Re:
pappett, 12/9/2007 8:49 PM:

Non penso che sia sbagliato mettere porte sul clock. Se ricordo bene il prof ha lezione ha spiegato che qualora volessimo usare come porte di output flip flop D edge-triggered al posto dei normali flip-flop D lacth, il clock deve entrare negato.... ovvero lavorare sul fonte di discesa. Quindi una negazione di segnale all'ingresso del clock.
Almeno credo di ricordare cosi...


È così, ma la negazione non era su un clock ma sull'AND tra SEL e IOWR in una porta di output. Mai porre porte o invertitori su un clock, salvo casi veramente eccezionali. La risposta al problema posto originariamente da acabb l'ha data lo stesso acabb nel suo ultimo post con figura: l'utilizzatore non fa altro che catturare i dati con lo stesso clock con cui sono stati generati e (salvo differenze abnormi di ritardo relativo tra clock e dati) li utilizzerà con un clock di ritardo.


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