falpaol
00mercoledì 14 maggio 2008 12:59
Scusate se torno su un argomento gia' trattato...ma stavo riascoltando la lezione relativa a questo argomento e mi e' parso di avere una lacuna sul tempo di propagazione dentro questa struttura.
Parlo del sommatore CLA a 16 bit sezionato in 4 blocchi da 4 celle unitarie ciascuno. I riporti sono c4, c8, c12, c16. Poiche' la rete che calcola c4=G+Pc_in nel CLA e' a 2 livelli, si ottiene c4 dopo 2t. Quindi per ottenere c8 aspetto 4t per c12 aspetto 6t.
Arrivati con c12 all'ingresso della 4° cella (a sx) dei 4 bits MSB, devo attraversare ancora 3 sue celle interne con il riporto, ognuna con 2t e quindi 6t, arrivo alla prima cella a sx MSB, entro con il c14 (dopo 12t) e per avere la somma z15=a15 xor b15 xor c14 devo aspettare altri 3t (essendo lo xor a 2 livelli + 1 per inverter). In totale sono 15t.
A lezione si parlava di 14t.
Qualcuno sa dove ho sbagliato?
pma
00mercoledì 14 maggio 2008 16:15
Un'analisi rigorosa dei ritardi di propagazione non può mai prescindere dalla tecnologia in cui sono realizzate le porte. In tecnologia TTL, ad esempio, una porta Nand ha lo stesso Tpd di un Not, ma una porta And è realizzata come Nand+Not e quindi avrebbe ritardo 2*Tpd; Or e Nor hanno ritardi ancora maggiori dell'And, e lo Xor va ancora peggio. Viceversa, in tecnologia CMOS la varianza dei ritardi sui vari tipi di porte è molto più contenuta; addirittura, come certo ricorderà, ci si potrebbe permettere di realizzare l'intera funzione [X xor Y xor Z] come "porta complessa", quindi con Tpd essenzialmente pari a quello di due Not.
falpaol
00mercoledì 14 maggio 2008 16:27
Grazie della nota giustissima infatti nella mia considerazione manca erroneamente l'ipotesi iniziale che prevede l'utilizzo di porte And/Or/Not tutte con (circa) lo stesso t di propagazione.
Il mio dubbio era se il "worst-case" scelto e' effettivamente calcolato bene o mi sono perso qualche pezzo....